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40nm工艺下SRAM单元的低功耗设计技术
【机构】 国防科技大学计算机学院；
【摘要】 集成电路制造工艺缩减到40nm以下之后,静态功耗问题已经极大地影响了集成电路的设计思想。本文详细论述了MOS管中的泄漏电流产生的原因以及静态随机存储器中静态功耗的产生原理,并且提出了一种在40nm工艺下晶体管堆叠技术与可变阈值电压相结合的低功耗设计方法。模拟结果表明:利用这种低功耗设计方法改进之后的电路能够有效地降低亚阈值泄漏电流引起的静态功耗。
- 【会议录名称】 第十七届计算机工程与工艺年会暨第三届微处理器技术论坛论文集（上册）
- 【会议名称】第十七届计算机工程与工艺年会暨第三届微处理器技术论坛
- 【会议时间】2013-07-20
- 【会议地点】中国青海西宁
- 【分类号】TP333
- 【主办单位】中国计算机学会