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高速流水RS(204,188)译码器的VLSI设计与实现
【机构】 大唐微电子技术有限公司； 哈尔滨工业大学微电子中心；
【摘要】 高速RS码已经广泛应用于各种高速通信系统,特别是光纤通信和高清晰度电视中,以提高数据的可靠性。文中改变了改进的Euclid算法的初始迭代条件以减少迭代次数,采用了并行迭代方法来降低译码延迟,提出了一个三级流水线结构以提高译码器的吞吐率,并利用Top-down设计方法完成了RS(204,188)译码器的VLSI设计。文中还将常规有限域乘法器和求逆器转化到复合域中实现,降低了芯片的复杂性和关键路径的延迟。本文采用0.25μm CMOS标准单元工艺成功地实现了RS(204,188)译码器,其电路规模约3万等效门,芯片内核面积为1.64 mm2,总的时延为239个时钟周期,吞吐率为1.6 Gbit/s。
- 【会议录名称】 中国通信集成电路技术与应用研讨会论文集
- 【会议名称】中国通信集成电路技术与应用研讨会
- 【会议时间】2004-11
- 【会议地点】中国杭州
- 【分类号】TN76
- 【主办单位】中国通信学会通信专用集成电路委员会、中国电子学会通信学分会