基于PLD的时间数字转换电路设计

【作者】 时伟；

【导师】 王福源；

【作者基本信息】 郑州大学 ， 电路与系统， 2007， 硕士

【摘要】 本文研究数字化的时间—数字变换TDC(Time to Digital Conversion)技术，本课题的研究主要为数字化模拟—数字转换ADC(Analog to digit converter)服务。数字化ADC可以通过TDC间接地实现，即先实现模拟量转换成时间量的ATC变换(Analog to Time Conversion)，然后再将模拟的时间量做TDC，以实现数字化ADC。这一目标决定了本文所研究的TDC既要借鉴在其他领域中取得的成果，又要满足自身的要求。对作为数字化ADC部分电路的TDC有特殊的要求，主要体现在：电路必须是全数字的，不能使用模拟压控振荡器(VCO)等器件：希望所设计的电路既能在专用集成电路(ASIC)上实现，也能在可编程逻辑器件(PLD)上实现，因此对电路的可综合性有较强的要求，同时对电路的规模也有一定要求；电路必须满足分辨率和采样率的要求。虽然TDC技术已经在核物理等领域获得了长足的进展，但是关于基于数字化ADC应用的TDC设计报道目前还不是很多。Wantanabe于1993年报道了在ASIC上的TDC实现，作者用一种基于环形延时链的方法实现了13位输出的全数字TDC，以1.5um的CMOS工艺流片，芯片面积为1.1mm~2，分辨率为0.5ns。之后于2003年，Wantanabe报道了一种全数字化的ADC，该电路的原理是基于文献[2]所设计的全数字TDC，作者以0.8um的CMOS工艺在0.45mm~2面积上实现了18位全数字的ADC。遗憾的是，文献[1]的前端ATC实现是利用门电路延时时间与所施加电源电压有线性关系这一原理，无法在PLD芯片中实现。另外，众所周知，ASIC设计难度大、费用高，流片风险大，且设计重用与工艺条件有关。而基于PLD的设计可以有效地缩短研制周期，提高设计的灵活性和可靠性，降低设计成本且无流片风险。随着全数字TDC的研究，使基于PLD的高分辨率TDC设计成为可能。本文介绍了基于PLD器件的TDC实现，成功地将Wantanabe的方法移植到PLD中，解决了移植中的一系列问题，给出了在MAX7000S系列CPLD芯片EPM7128SLC84-15上的实现和硬件测试结果，实验结果表明，此方法的分辨率平均可达4.26ns，离散性在+0.23ns和-0.12ns之间，最大非线性小于±1／10LSB。为了解决本方法在FPGA和CPLD芯片上的通用性，本文又提出一种改进型的基于FPGA芯片的TDC电路设计方法。电路以Quartusll Web Edition4.2为软件平台在Cyclone系列芯片上实现。第四章中给出了详细的设计方法、测量数据及图表。将本文描述的TDC方法结合可集成到PLD中的ATC，就可以组成完整的数字化ADC。文献[37]描述了基于单稳态电路的ADC实现方法。TDC部分将成为该实现方法中影响转换精度的一个重要部分。本文设计均以硬件描述语言实现，为全数字化ADC的PLD实现打下了基础。更多还原

【Abstract】 Wantanabe realized an all digital ADC design based on his TDC design^[3] . An ASIC chip wasmanufactured on a 0.45 mm ² chip in 0.8um CMOS line.Unfortunately, the ATC way used by Wantanabe in paper^[1] uses the principle which points out that the delay time for a CMOS gate is proportional to the voltage applied on it. It is not possible for PLD realization based on the principle. We all know that ASIC realization has many disadvantages such as high design effort and cost, high manufacturing risk, and hard design re-use etc. As the development of high resolution digital TDC, the PLD realization of digit TDC becomes possible.This paper focuses on the PLD realization of digit TDC. The realization of Wantanabe’s way for TDC design is introduced. And lots of problems have to be solved to realize the design. Test results are given in this paper based on EPM7128SLC84-15 CPLD chip belonging to MAX7000S series^[17] and the resolution is 4.26ns with nonlinearity less than±1/10LSB.It seems difficult to realize Wantanabe’s way on FPGA chips. This paper proposes an improving way which can work properly. The simulations are done on QuartusII Web Edition 4.2^[33], and the realization on FPGA chip belonging to Cyclone series^[19] is described. Test results are given as well.A digital ADC could be integrated by two circuit part, ATC and TDC. Paper^[37] proposed a method based on mono stable circuit. Obviously, the TDC plays an important role in such designs.All designs in this paper are fulfilled using hardware description language.更多还原