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1·244GHz 0·25μm CMOS低功耗锁相环

1.244GHz 0.25μm CMOS Low-Power Phase-Locked Loop

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【作者】 刘永旺； 王志功； 李伟；

【Author】 Liu Yongwang~,Wang Zhigong,and Li Wei (Institute of RF- and OE-ICs,Southeast University,Nanjing 210096,China)

【机构】 东南大学射频与光电集成电路研究所； 东南大学射频与光电集成电路研究所 南京210096； 南京210096；

【摘要】 采用TSMC公司的标准0·25μmCMOS工艺,设计并实现了一个全集成的1·244GHz低功耗锁相环,提出了一种锁相环相位噪声的行为级模拟方法.锁相环的核心功耗仅为12mW,输出时钟信号均方抖动为6·1ps,单边带相位噪声在10kHz频偏处为-106dBc/Hz.

【Abstract】 A low-power phase-locked loop (PLL) is designed and fabricated in TSMC’s standard 0.25μm CMOS process.A behavioral simulation method for the PLL’s phase noise is presented.The power consumption of the PLL core is about 12mW.The rms jitter is 6.1ps,and the SSB phase noise is -106dBc/Hz at a 10kHz offset.

【关键词】 锁相环； 鉴频鉴相器； 电荷泵； 压控振荡器；
【Key words】 PLL； PFD； charge pump； VCO；
  • 【文献出处】 半导体学报 ,Chinese Journal of Semiconductors , 编辑部邮箱 ,2006年12期
  • 【分类号】TN386.5
  • 【被引频次】9
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