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基于Verilog HDL的DDS相位累加器的一种优化设计

Optimal Design for Phase Accumulater of DDS Based on Verilog HDL

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【作者】 熊兴中； 杨平先； 吴治隆；

【Author】 XIONG Xing-zhong,YANG Ping-xian,WU Zhi-long (Electronics and Information Engineering Dept., Sichuan University of Science & Engineering, Zigong 643000 ,China)

【机构】 四川理工学院电子与信息工程系； 四川理工学院电子与信息工程系 四川自贡643000； 四川自贡643000； 四川自贡643000；

【摘要】 通过对基于VerilogHDL的DDS相位累加器的传统设计方法的对比分析,提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案,该方案既具有提高速度又具有节约资源的优点,并且以一个八位相位累加器为例,给出了实验仿真结果。

【Abstract】 Through a comparison and analysis of the classic design method of phase accumulater of DDS based on Verilog HDL ,a design method of pipeline and blending adder with register is presented in the paper.It not only improves velocity but also spares resources, a octonal phase accumulater is designed as an example,and a result of simulation is given in the paper.

【关键词】 Verilog HDL； 流水线技术； 相位累加器； 电子设计自动化；
【Key words】 Verilog HDL； pipeline； phase accumulater； EDA；
  • 【文献出处】 四川轻化工学院学报 , 编辑部邮箱 ,2004年02期
  • 【分类号】TN74
  • 【被引频次】15
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