【摘要】 Verilog 和VHDL都是基于通用逻辑模拟的，但二者在时序控制机制上存在着明显的差别，且采用的模拟时序模型亦不相同。在将Verilog 描述转换为具有等同模拟行为的VHDL描述时，必须首先保证时序控制机制转换的正确并设法消除二者在模拟时序模型上的差别。该文结合行为级时序模型对Verilog 和VHDL的时序控制机制进行比较，在此基础上提出行为级Verilog 描述向VHDL转换的方法。经在已完成的Verilog——VHDL转换程序中应用，证明了其正确性。最后给出转换实例及模拟比较结果。更多还原

【Abstract】 As IEEE standard hardware description language and de facto industry standard HDLs , Verilog and VHDL are all based on general logic simulation . But the timing control mechanism and simulated timing model in two HDLS exists notable difference. This paper , analyses and compares the simulation semantics of the main timing control mechanism in two HDLs , then puts forward the method about transforming Verilog to VHDL , and implements the transformation based on Verilog compiling result . At the end , gives a example and simulated result .更多还原