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基于全局伪路径的时钟特性分析新方法  
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【英文篇名】 A new algorithm for timing characterization analysis based on global false path
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【作者】 吴继娟; 刘晓晓; 马光胜;
【英文作者】 WU Ji-juan; LIU Xiao-xiao; MA Guang-sheng(College of Computer Science and Technology; Harbin Engineering University; Harbin 150001; China);
【作者单位】 哈尔滨工程大学计算机科学与技术学院; 哈尔滨工程大学计算机科学与技术学院 黑龙江哈尔滨; 黑龙江哈尔滨;
【文献出处】 哈尔滨工程大学学报 , Journal of Harbin Engineering University, 编辑部邮箱 2007年 01期  
期刊荣誉:中文核心期刊要目总览  ASPT来源刊  中国期刊方阵  CJFD收录刊
【中文关键词】 时钟周期; 电路延迟; 关键路径; 通路敏化;
【英文关键词】 cycle time; circuit delay; critical path; path sensitization;
【摘要】 为了得到确定精确的电路时延,将全局伪路径的观念引入到电路时钟特性分析中,提出了一种改进电路模块时钟周期准确性的方法.在不采取复杂空间搜索实现电路功能的情况下,该方法能给出正确的计算结果并且除去大多数的伪路径,最大限度地减少因伪路径而产生的性能错误.实验证明,新方法可以产生具有十分精确的路径延迟的时钟模型,对规模为几千个逻辑门的基准电路,可以在几十秒内得到电路的关键路径,而且得到的关键路径的时延比拓扑时延小很多,在相当大的程度上提高时钟模型的准确性.
【英文摘要】 In order to obtain more accurate circuit delay,the notion of the global false path is applied to a previous timing analysis of circuits and a new timing characterization method was presented for improving the accuracy of timing models.This method is proved to generate timing models with very tight path delays that are guaranteed to give correct results and eliminate the vast majority of false paths without resorting to expensive search-based or symbolic techniques to account for functionality.Experimental r...
【基金】 国家自然科学基金资助项目(60273081)
【更新日期】 2007-04-18
【分类号】 TN405
【正文快照】 随着芯片加工工艺技术向深亚微米领域发展,互连线的延迟影响越来越大,芯片工作频率的提高使得电路工作的时钟周期已和电路的延迟可以比拟,电路允许的时序容差变得越来越小,对电路工作的时钟周期的确定方法也越来越重要[1-2].为电路中每一模块都计算一个时钟模型,然后用每个时钟

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