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3-DES IP核的VerilogHDL设计

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【作者】 王甫莉； 陈健； 郭晋亮；

【机构】 西安电子科技大学通信工程学院； 西安电子科技大学微电子学院 陕西西安710071； 陕西西安710071；

【摘要】 首先介绍了3-DES算法的加密/解密原理,在此基础上,采用流水线技术,设计了一种高速的3-DES加/解密IP核,并用VerilogHDL语言描述其中的各个模块。为了能更好地与其他IP核互联,为该IP核设计了输入输出控制信号,同时将其下载到FPGA中进行验证,获得了良好的性能。

【关键词】 3-DES； IP； 流水线；
  • 【文献出处】 电子技术应用 ,Application of Electronic Technique , 编辑部邮箱 ,2007年01期
  • 【分类号】TN402
  • 【被引频次】11
  • 【下载频次】151
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