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2.5Gb/s 0.18μm CMOS时钟数据恢复电路(英文)

2.5Gb/s 0.18μm CMOS Clock and Data Recovery Circuit

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【Author】 Liu Yongwang,Wang Zhigong,and Li Wei(Institute of RF and OE ICs,Southeast University,Nanjing 210096,China)

【机构】东南大学射频与光电集成电路研究所；东南大学射频与光电集成电路研究所南京210096；南京210096；

【摘要】采用TSMC公司标准的0.18μm CMOS工艺,设计并实现了一个全集成的2.5Gb/s时钟数据恢复电路.时钟恢复由一个锁相环实现.通过使用一个动态的鉴频鉴相器,优化了相位噪声性能.恢复出2.5GHz时钟信号的均方抖动为2.4ps,单边带相位噪声在10kHz频偏处为-111dBc/Hz.恢复出2.5Gb/s数据的均方抖动为3.3ps.芯片的功耗仅为120mW.更多还原

【Abstract】 A 2.5Gb/s clock and data recovery(CDR)circuit is designed and realized in TSMC’s standard 0.18μm CMOS process.The clock recovery is based on a PLL.For phase noise optimization,a dynamic phase and frequency detector(PFD)is used in the PLL.The rms jitter of the recovered 2.5GHz clock is 2.4ps and the SSB phase noise is-111dBc/Hz at 10kHz offset.The rms jitter of the recovered 2.5Gb/s data is 3.3ps.The power consumption is 120mW.更多还原

【关键词】时钟恢复；数据恢复；锁相环；动态鉴频鉴相器；
【Key words】 clock recovery； data recovery； phase locked loop； dynamic phase and frequency detector；

【文献出处】半导体学报 ,Chinese Journal of Semiconductors , 编辑部邮箱 ,2007年04期

【分类号】TN432
【被引频次】7
【下载频次】202

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