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AES算法的快速硬件设计与实现
【摘要】 基于FPGA并采用流水线技术和优化设计,提出了一种更高效的AES算法IP核的硬件设计方法。在使用较低时钟频率的情况下,可以获得更大的数据吞吐量和更快的传输速度。
【基金】 国家自然基金资助项目,编号:60173016;学院信息安全重点实验室基金项目。
- 【文献出处】 电子技术应用 ,Application of Electronic Technique , 编辑部邮箱 ,2006年05期
- 【分类号】TP309
- 【被引频次】28
- 【下载频次】282