【摘要】 目的　使用 VHDL降低目标电路的资源占用率和优化电路结构 .方法　分析用VHDL和 CPLD设计中容易引起电路复杂化的原因 ,并提出了相应的解决方法 .结果与结论　得到简化电路的一些有效的技巧与方法更多还原

【Abstract】 Aim\ Using VHDL to lower the occupying rate of the device′s resource and to optimize the structure of circuit. Methods\ In the process of using VHDL and CPLD, several reasons of circuit′s complexing caused are analyzed, moreover the corresponding solutions are given. Results and Conclusion\ Some effective skills and methods are provided.更多还原