【作者】 单书畅； 胡瑜； 李晓维；

【Author】 SHAN Shuchang1,2,HU Yu1,LI Xiaowei1~* (1.Key Laboratory of Computer System and Architecture,Institute of Computing Technology,Chinese Academy of Sciences,Beijing 100190;2.Graduate University of Chinese Academy of Sciences,Beijing 100049)

【机构】 中国科学院计算机系统结构重点实验室中国科学院计算技术研究所； 中国科学院研究生院；

【摘要】 随着半导体工艺技术的不断进步,单个芯片上可集成的处理器核越来越多,处理器技术正逐步进入多核时代.然而,晶体管特征尺寸的不断减小以及阈值电压的不断降低,使得处理器的可靠性问题也日益严重.在多核环境中,如何有效地利用片上丰富的硬件资源进行可靠性设计,成为当前体系结构设计的热点问题之一.本文分析了现有核级容错技术,并提出了一种基于高速缓存一致性协议的核级容错方案.更多还原

【Abstract】 With the continuing development of the semiconductor fabricate techniques,more cores can be integrated in a single chip, the era of multi-core and many-core gradually comes into reality.However,the aggressive decreasing of the transistor’s feature size and the continuing reducing of the voltage threshold make processors more susceptible to various kinds of internal failures and external interferences.This work presents an overview of existing core-level fault tolerant techniques and then proposes a cache coherence protocol based core-level redundant technique.更多还原