高速卷积码译码实现研究

【作者】 吴钊； 张彧； 王京； 俞东； 杨知行；

【机构】 清华大学信息科学与技术国家实验室； 北京数字电视国家工程实验室有限公司；

【摘要】 本文提出了一种基于FPGA的高速并行卷积码译码结构,该结构针对传统串行维特比译码处理速率瓶颈的问题,提出了并行处理的方法,成倍地提高了数据吞吐率。基于FPGA电路板的测试表明,并行结构的卷积码译码器在提高吞吐率的同时,几乎不损失性能。此外,本文还讨论了另外一种典型的卷积码译码方法——堆栈译码算法(也称stack算法或ZJ算法)。ZJ算法适合于要求极低误码率的系统,该算法的编码约束长度可以很长而开销增加很少,其资源开销与信道状况相关,信道越差,所需开销越大。更多还原