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基于NiosⅡ处理器的SDRAM控制器时序设计

The timing design of SDRAM controller based on Nios Ⅱ

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【Author】 XU Yang,XIANG Min,CHENG An-yu College of Automation,Chongqing University of Post & Telecom,Chongqing 400065,China

【机构】重庆邮电大学自动化学院；

【摘要】 NiosⅡ处理器是Altera公司基于FPGA的32位RISC软核处理器,片外可以连接包含SDRAM等多种外设。由于SDRAM芯片正常工作所需要时钟条件较为严格,介绍了基于NiosⅡ的SDRAM控制器时序设计,包括如何将SDRAM接入NiosⅡ处理器中以及如何计算锁相环的相移,使得输出的SDRAM时钟和控制器时钟同步以确保SDRAM正常工作。更多还原

【Abstract】 NiosⅡprocessor is the Altera’s FPGA-based 32-bit RISC soft-core processor;it can be connected with SDRAM and other peripherals.SDRAM chip has strict time parameters in order to ensure its normal work.The NiosⅡ’s SDRAM controller timing design is discussed in this article,including how to access SDRAM into the NiosⅡprocessor,as well as how to calculate the PLL phase shift,making the output of SDRAM clock and controller clock synchronization.更多还原

【关键词】 SDRAM； NiosⅡ； FPGA；时序设计；
【Key words】 SDRAM； NiosⅡ； FPGA； timing design；

【基金】重庆邮电大学青年科技基金(No.A2006-45)

【会议录名称】全国第二届信号处理与应用学术会议专刊

【会议名称】全国第二届信号处理与应用学术会议

【会议时间】2008-10-12
【会议地点】中国广西南宁
【分类号】TN791;TP332.3

【主办单位】中国高科技产业化研究会信号处理产业化分会筹备工作委员会、中国高科技产业化研究会信号处理专家委员会

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