CP型锁相环关键电路改进设计

【摘要】 随着集成电路工艺向更小尺寸演进，通信系统频率源的性能要求越来越高，电荷泵锁相环（Charge Pump Phase-Locked Loop,CP-PLL）芯片电路的改进也逐渐成为研究热点。本文针对传统CPPLL在相位噪声控制、输出信号抖动及工艺适应性方面存在的不足，改进了CP-PLL的关键电路。在鉴频鉴相器（Phase Frequency Detector,PFD）电路中引入延时单元，有效消除了鉴相死区。在电荷泵（Charge Pump,CP）电路中设计差分对管，改善电流峰值特性。通过计算优化了压控振荡器（Voltage-Controlled Oscillator,VCO）的电路参数，并基于中芯国际集成电路制造有限公司的0.35??m互补金属氧化物半导体（Complementary Metal Oxide Semiconductor,CMOS）工艺完成了验证。仿真结果显示，在参考时钟为10 MHz时，VCO输出频率可达80 MHz，控制电压在1μs左右能快速稳定在1.74 V。更多还原