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基于FPGA的卷积神经网络加速器  
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【英文篇名】 FPGA-based Accelerator for Convolutional Neural Network
【下载频次】 ★★★★★
【作者】 余子健; 马德; 严晓浪; 沈君成;
【英文作者】 YU Zijian; MA De; YAN Xiaolang; SHEN Juncheng; College of Electrical Engineering; Zhejiang University; College of Electronics and Information; Hangzhou Dianzi University;
【作者单位】 浙江大学电气工程学院; 杭州电子科技大学电子信息学院;
【文献出处】 计算机工程 , Computer Engineering, 编辑部邮箱 2017年 01期  
期刊荣誉:中文核心期刊要目总览  ASPT来源刊  CJFD收录刊
【中文关键词】 卷积神经网络; 现场可编程门阵列; 加速器; 流水线; 并行化;
【英文关键词】 Convolutional Neutral Network(CNN); Field Programmable Gate Array(FPGA); accelerator; pipeline; parallelization;
【摘要】 现有软件实现方案难以满足卷积神经网络对运算性能与功耗的要求。为此,设计一种基于现场可编程门阵列(FPGA)的卷积神经网络加速器。在粗粒度并行层面对卷积运算单元进行并行化加速,并使用流水线实现完整单层运算过程,使单个时钟周期能够完成20次乘累加,从而提升运算效率。针对MNIST手写数字字符识别的实验结果表明,在75 MHz的工作频率下,该加速器可使FPGA峰值运算速度达到0.676 GMAC/s,相较通用CPU平台实现4倍加速,而功耗仅为其2.68%。
【英文摘要】 Aiming at the problem that existing software implementation schemes of Convolutional Neutral Network( CNN) cannot meet the requirements of computing performance and power consumption,this paper proposes a Field Programmable Gate Array( FPGA)-based accelerator for CNN. The convolution computation unit is paralled accelerated in the coarse-grained paralleled level and the whole process is fully pipelined. This optimization allows 20 multiplyaccumulations to finish in a single cycle,which greatly improves calc...
【基金】 国家“863”计划项目“CMC系列芯片的设计、开发与制造”(2012AA041701)
【更新日期】 2017-04-27
【分类号】 TP183
【正文快照】 中文引用格式:余子健,马德,严晓浪,等.基于FPGA的卷积神经网络加速器[J].计算机工程,2017,43(1):109-114,119.英文引用格式:Yu Zijian,Ma De,Yan Xiaolang,et al.FPGA-based Accelerator for Convolutional Neural Network[J].Computer Engineering,2017,43(1):109-114,119.0概

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