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三维IP核绑定前后总测试时间的优化方法  
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【英文篇名】 Optimizing pre-bond and post-bond test time for three dimension IP cores
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【作者】 刘军; 钱庆庆; 吴玺; 王伟; 陈田; 任福继;
【英文作者】 LIU Jun; QIAN Qingqing; WU Xi; WANG Wei; CHEN Tian; REN Fuji; School of Computer and Information; Hefei University of Technology; Anhui Province Key Laboratory of Affective Computing and Advanced Intelligent Machine; Department of Information Science & Intelligent Systems; Faculty of Engineering; The University of Tokushima;
【作者单位】 合肥工业大学计算机与信息学院; 情感计算与先进智能机器安徽省重点实验室; 日本德岛大学先端技术科学教育部;
【文献出处】 计算机工程与应用 , Computer Engineering and Applications, 编辑部邮箱 2016年 22期  
期刊荣誉：中文核心期刊要目总览  ASPT来源刊  中国期刊方阵  CJFD收录刊
【中文关键词】 三维IP核; 测试外壳扫描链; 绑定前测试时间; 绑定后测试时间;
【英文关键词】 three Dimensional Intellectual Property cores; test wrapper; pre-bond test time; post-bond test time;
【摘要】 为了减少三维IP(Intellectual Property)核绑定前和绑定后的测试总时间,提出了一种测试外壳扫描链优化方法。方法首先将三维IP核的所有扫描元素投影到一个平面上,用BFD算法将扫描元素分配到各条测试外壳扫描链,以减少绑定后的测试时间。再用提出的AL(Allocate Layer)算法将扫描元素分配到各层电路中,使得绑定前各条测试外壳扫描链的长度也能够平衡,以减少绑定前的测试时间和TSVs数量,并且AL算法能够使得各层电路所含的扫描元素总长度也尽可能的相等。实验结果表明,与国际上已有的方法相比,所提方法绑定前和绑定后的测试总时间减少了3.17%~38.18%,并且三维IP核各层电路所含的扫描元素总长度更加均衡。
【英文摘要】 To reduce pre-bond and post-bond test time of three dimensional IP(Intellectual Property)cores,this paper proposes a test wrapper optimization technique. The proposed technique maps scan elements to a plane,and BFD algorithm is employed to allocate scan elements to each wrapper chain to reduce post-bond test time. Secondly,AL(Allocate Layer)algorithm is presented to allocate scan elements to each circuit layer to balance pre-bond wrapper chains,which can effectively reduce pre-bond test time and the number ...
【基金】 国家自然科学基金(No.61306049,No.61106037,No.61204046,No.61432004); 国家高技术研究发展计划(863)(No.2012AA011103)
【更新日期】 2016-12-09
【分类号】 TN407
【正文快照】 1引言So C采用复用IP(Intellectual Property)核的设计方法,具有集成度高、速度快等优点,能够有效地缩短芯片上市时间(time-to-market)[1]。虽然So C有很大的优势,然而它的测试问题却面临着很大的挑战。对So C进行测试时,由于不能通过芯片的输入和输出引脚来直接访1.合肥工业大

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