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两级同步:面向众核处理器的并行仿真机制  
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【英文篇名】 Two-Level Synchronization: A Parallel Simulation Mechanism for Many-Core Architecture
【下载频次】 ★★★
【作者】 朱小东; 吴俊敏; 唐轶轩; 陈国良; 隋秀峰;
【英文作者】 ZHU Xiao-dong; WU Jun-min; TANG Yi-xuan; CHEN Guo-liang; SUI Xiu-feng; Department of Computer Science and Technology; University of Science and Technology of China; Suzhou Institute for Advanced study; National Research Center for Intelligent Computing Systems; Institute of Computing Technology;
【作者单位】 中国科学技术大学计算机科学与技术学院; 中国科学技术大学苏州研究院; 中国科学院计算技术研究所计算机体系结构国家重点实验室;
【文献出处】 系统仿真学报 , Journal of System Simulation, 编辑部邮箱 2013年 12期  
期刊荣誉：中文核心期刊要目总览  ASPT来源刊  CJFD收录刊
【中文关键词】 并行仿真; 众核处理器; 同步机制; 前瞻量;
【英文关键词】 parallel simulation; many core architecture; synchronous mechanism; lookahead;
【摘要】 针对并行仿真众核处理器计算机过程中同步对仿真器性能、精度的制约问题,提出一种两级同步机制,第一级同步作用于众核处理器片上所有节点间,维持逻辑时间的全局一致性;第二级同步作用于每颗节点内的一级或二级高速缓存与片上网络路由器间,在提升并行性的同时保证处理器内各组件的高精度建模。理论分析给出了两级同步性能的上下界。实验结果表明两级同步具有较好的加速比及合理的可扩展性。
【英文摘要】 To address performance and accuracy problems caused by synchronization as simulating a many-core computer in parallel, two-level synchronous mechanism is proposed. The first level synchronization functioning among all nodes ensures the global time order. The second level synchronization maintains the time order between high level caches and the NoC(Network on Chip) router on one node, which improves parallelism without hurting fidelity of models. The theoretical analysis reveals the upper and lower bounds o...
【基金】 国家自然科学基金(61272132); 中央高校基本科研业务费专项资金(WK0110000020); 中国科学院计算技术研究所计算机体系结构国家重点实验室开放课题
【更新日期】 2014-04-11
【分类号】 TP338.6
【正文快照】 引言1仿真器是剖析计算机系统行为的重要工具,具有易于操控与重构等优点。为了准确反映系统内某一组件对整体性能及功耗等方面的影响程度,体系结构级的仿真器需要在时钟周期(cycle)的粒度上建模各系统组件。然而仿真精度与仿真速度是两种相互抵触的指标,细致的模型通常导致过慢

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