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一种低延时片上网络路由器的设计与实现

Design and implementation of a low latency router of Network-on-Chip

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【Author】 SHAN Rui1,JIANG Lin2,DU Hui-min1,DENG Jun-yong1(1.School of Electronic Engineering,Xi’an University of Posts and Telecommunications,Xi’an 710061,China;2.School of Graduate,Xi’an University of Posts and Telecommunications,Xi’an 710061,China)

【机构】西安邮电学院电子工程学院；西安邮电学院研究生学院；

【摘要】通过分析流水线结构和单周期结构的片上网络路由器,提出了一种低延时片上网络路由器的设计,并在SMIC0.13um Mixed-signal/RF 1.2V/3.3V工艺进行流片验证。芯片测试结果表明,该路由器可以在300 MHz时钟频率下工作,并且在相同负载下,与其他结构的路由器相比较,其能够在较低延时下完成数据包传送功能。更多还原

【Abstract】 The paper presents a design of a low latency router of NoC based on analyzing the structure of pipeline routers and single cycle routers.In addition,the design has been taped out in SMIC 0.13um Mixed-signal/RF 1.2V/3.3V.The results of the chip testing show that the low latency router can work at 300Mhz and the latency of the router is much lower than that of others at the same network overlaod.更多还原

【关键词】片上网络；路由器； FPGA； ASIC；低延迟；
【Key words】 Network-on-Chip； router； FPGA； ASIC； low latency；

【基金】国家自然科学基金重点项目(61136002);国家自然科学基金面上项目(61272120)

【文献出处】电子设计工程 ,Electronic Design Engineering , 编辑部邮箱 ,2013年10期

【分类号】TP393.05;TN492
【被引频次】1
【下载频次】119

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