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0.6um工艺NMOS ESD保护电路版图优化

Layout optimization design for 0.6um GGNMOS ESD protection circuit

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【作者】 姜玉稀； 陆嘉； 冉峰； 杨殿雄；

【Author】 JIANG Yu-xi LU Jia RAN Feng YANG Dian-xiong(Microelectronic Research & Development Center of Shanghai University, Shanghai 200072, China)

【机构】 上海大学微电子研究与开发中心；

【摘要】 本文研究了在0.6um工艺下,数个版图参数对NMOS ESD保护器件性能的影响,并给出了这些版图参数适宜值的范围;提出了用于I/OPAD的ESD保护电路的版图优化方法,并证明了版图优化在提高ESD保护电路性能上的作用。

【Abstract】 The affection of different layout parameters on NMOS ESD protection ability under 0.6um technology is studied. The ranges of optimum layout parameters have been suggested. A layout optimization methodology for I/O PAD ESD protection circuit is proposed and demonstrated.

【关键词】 ESD； 版图优化； DCGS； SCGS； GGNMOS；
【Key words】 ESD； layout optimization； DCGS； SCGS； GGNMOS；
【基金】 上海市科委AM基金(0504);项目名称:深亚微米SOC设计中全芯片ESD仿真工具的研究;江苏省专用集成电路重点实验室开放课题(JSICK0402);项目名称:高性能DDR2I/O中ESD电路设计与验证
  • 【文献出处】 微计算机信息 ,Microcomputer Information , 编辑部邮箱 ,2008年32期
  • 【分类号】TN43
  • 【被引频次】6
  • 【下载频次】311
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