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基于FPGA的高频时钟电路设计

The Design of High Frequency Clock Circuit with FPGA

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【Author】 SUN Yun-hua1,YAN Yong-hong1,ZHAO Yun-bin2,XI Xian-mei1, LV Ji-fang1,LUO Jiang-ping1(1.Hunan University,Changsha of Hunan Prov.410082,China;2.Institute of High Energy Physics,CAS,Beijing 100049,China)

【机构】湖南大学；北京高能物理研究所；

【摘要】本文介绍了运用FPGA和时钟芯片,产生高达1G的高频时钟的电路设计方法.经过调试电路达到了设计要求,证明该设计是合理的。更多还原

【Abstract】 This paper proposes a design method which can generate high frequency up to 1GHz with FPGA and clock-synthesizer.It can achieve our design requirements by debugging,which prove the design is reasonable.更多还原

【关键词】高频时钟； FPGA； DLL； PLL； FADC；
【Key words】 High Frequency Clock； FPGA； DLL； PLL； FADC；

【文献出处】核电子学与探测技术 ,Nuclear Electronics & Detection Technology , 编辑部邮箱 ,2008年04期

【分类号】TL824
【被引频次】3
【下载频次】280

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