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一种适用于DDR SDRAM控制器的DLL新结构

A Novel Delay-locked Loop Structure for DDR SDRAM Controller

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【Author】 YE Bo LUO Min(Bell Labs,Shanghai,201203,CHN)WANG Zishi(ASIC & System State Key Lab.,Fudan University,Shanghai,200433,CHN)

【机构】贝尔实验室；复旦大学专用集成电路与系统国家重点实验室上海； 201203；上海； 200433；

【摘要】提出了一种适用于DDR SDRAM控制器的DLL新结构,在不同的工艺、电压和温度(PVT)条件下,DDR SDRAM的数据经过传输线传输后均能被器件采样到正确的数据。采用256M133MHz DDR SDRAM和1.5V、0.16μm CMOS标准单元库,模拟和测试结果都表明了该结构的正确性。该结构同样可用于其它不同PVT条件下需要固定延迟的电路。更多还原

【Abstract】 A novel delay-locked loop structure for DDR SDRAM’s controller is presented in this paper.The data from DDR SDRAM can be correctly sampled after the transmission in PCB in different process,voltage and temperature(PVT).The structure is successfully verified by using 256 M 133 MHz DDR SDRAM and 1.5 V 0.16 μm CMOS standard library,and also validated by real chip.This structure can also be used in other circuits where fixed delays are needed in different PVT.更多还原

【关键词】双数据率；延迟锁相环；同步动态随机存取存储器；工艺电压温度；
【Key words】 double data rate； delay locked loop； SDRAM； PVT；

【文献出处】固体电子学研究与进展 ,Research & Progress of SSE Solid State Electronics , 编辑部邮箱 ,2008年02期

【分类号】TN43
【被引频次】4
【下载频次】154

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