节点文献

Verilog到VHDL翻译器的设计与实现

Design and implementation of translator of verilog to VHDL

推荐 CAJ下载
PDF下载
不支持迅雷等下载工具，请取消加速工具后下载。

【Author】 AN Jian1,WU Yue1,YANG Hong-bin1,LI Jun-hong1,2(1.School of ComputerEngineering and Science,ShanghaiUniversity,Shanghai200072,China;2.School of Mathematical and Information,Hebei Teacher’s University,Shijiazhuang 050016,China)

【机构】上海大学计算机工程与科学学院；上海大学计算机工程与科学学院上海200072；上海200072；上海200072；河北师范大学数学与信息学院；河北石家庄050016；

【摘要】描述了一个Verilog到VHDL翻译器Verilog2VHDL的设计与实现。首先将Verilog模块转换为中间格式,然后按照预定义的翻译规则,生成功能等价的VHDL设计实体。该翻译器目前只支持Verilog的一个子集。通过Verilog2VHDL,使得在Verilog-VHDL混合设计环境中重用Verilog设计成为可能。更多还原

【Abstract】 The design and implementation of a translator from Verilog to VHDL were described.First,verilog modules to intermediate format,then according to the translating rules,equivalent VHDL entities in function were built.At present,this translator only support a subsets of verilog.更多还原

【关键词】 Verilog； VHDL；翻译器；
【Key words】 verilog； VHDL； translator；

【基金】上海应用材料研究发展基金项目(0215)

【文献出处】计算机工程与设计 ,Computer Engineering and Design , 编辑部邮箱 ,2005年10期

【分类号】TN402
【被引频次】4
【下载频次】232

知网节下载

节点文献中：

本文链接的文献网络图示:

本文的引文网络

节点文献