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用Verilog-HDL设计序列检测器

Design a Sequence-inspected Equipment in Verilog-HDL

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【Author】 Yan Jingfeng~(1)) Chen Xiaoli~(2)) Wang Ping~(1)) (Computer College,China University of Geosciences~(1)),Wuhan 430074) (Hubei University of Broadcast & Television~(2)),Wuhan 430074)

【机构】中国地质大学计算机学院；湖北广播电视大学；中国地质大学计算机学院武汉430074；武汉430074；武汉430074；

【摘要】简要介绍Verilog-HDL设计数字电路基本原理,并用它具体的设计一个序列检测器,且与传统的用J-K触发器所设计的检测器进行了比较,最后在Synplify开发环境进行仿真综合,自动生成了满足给定条件的序列检测器物理电路。更多还原

【Abstract】 In this paper,Verilog-HDL(a hardware description language) is introduced,and how to design digital circuit? A sequence-inspected equipment is designed in Verilog-HDL,and is compared with traditional one with J-K trigger,and is synthesized and emulated in Synplify.It can be obtained sequence-inspected equipment automatically as expected.更多还原

【关键词】 Verilog-HDL； Synplify；电子设计自动化；序列检测器；
【Key words】 Verilog-HDL； Synplify； EDA； sequence-inspected equipment；

【文献出处】计算机与数字工程 ,Computer & Digital Engineering , 编辑部邮箱 ,2005年11期

【分类号】TN79
【被引频次】4
【下载频次】886

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