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基于FPGA的32位并行乘法器的设计与实现

Design and Implementation of 32-bit Parallel Multiplier Using FPGA

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【Author】 JIANG Yong,LUO Yuping,MA Yan,YE Xin(Department of Electronic Science and Technology,University of Science and Technology of China,Hefei 230026)

【机构】中国科学技术大学电子科学与技术系；中国科学技术大学电子科学与技术系合肥230026；合肥230026；

【摘要】首先分析比较了几种典型的乘法器实现结构,然后采用树型组合方式,对其结构进行了优化,最后在FPGA上设计并实现了一个高性能的32位并行乘法器。更多还原

【Abstract】 This paper discusses and compares different algorithms for multiplication.Then,a 32-bit parallel multiplier,which adoptes tree structure and modularization,is designed and implemented using FPGA.更多还原

【关键词】乘法器；现场可编程逻辑门阵列；硬件描述语言； Booth算法；
【Key words】 Multiplier； FPGA； VHDL； Booth encoding；

【文献出处】计算机工程 ,Computer Engineering , 编辑部邮箱 ,2005年23期

【分类号】TP332
【被引频次】11
【下载频次】730

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