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用于48MHz时钟产生器CMOSPLL

A 48MHz CMOS PLL FOR CLCOK GENERATOR

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【Author】 JIANG Shaohua, WANG Bin, CHEN Haoqiong, LI Ying, GAO Qingyun, QIN Shicai (Microelectronic Science Department, Nankai University, Tianjin 300071, China)

【机构】南开大学信息技术科学学院微电子科学系；南开大学信息技术科学学院微电子科学系天津300071；天津300071；天津300071；

【摘要】本文报导一个用于48M Hz时钟产生器的锁相环.该PLL采用0.25μm n-well CMOS工艺,在2.5V供电电压下,其静态电流为1.44mA.有效版图面积为600μm·335μm.更多还原

【Abstract】 A fully integrated 48MHz CMOS PLL for clock generator application is presented. The PLL dissipates only 1. 44mA from 2. 5-V supply. This PLL is implemented based on a 0. 25-μm n-well CMOS process, the active area of layout is 600μm· 335μm.更多还原

【关键词】时钟产生器；锁相环； VCO；
【Key words】 Clock generators PLL； VCO；

【基金】天津市科技重点攻关资助项目(033187111)

【文献出处】南开大学学报(自然科学版) ,Acta Scientiarun Naturaltium Universitatis Nankaiensis , 编辑部邮箱 ,2004年03期

【分类号】TN432
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