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集成电路互连线寄生电容提取的软件设计

Software Design for Parasitic Capacitance Extraction of IC Intercon nections

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【Author】 Xue Jintao Feng Yong Lin Hai Wang Gaofeng(State Key Laboratory of Software Engineering,Institute of C.J.Huang Information Technology,Wuhan University ,Wuhan430072)

【机构】武汉大学软件工程国家重点实验室武汉大学黄彰任信息技术研究所；武汉大学软件工程国家重点实验室武汉大学黄彰任信息技术研究所武汉430072；武汉430072；武汉430072；

【摘要】论文提出了一个超大规模集成电路(VLSI)片上三维互连线寄生电容精确提取流程模型。文中研究了该提取流程中计算区域的自动划分问题,并对该流程各个模块进行了设计。更多还原

【Abstract】 In this paper,an on-chip parasitic capacitanc e extraction model of VLSI interconnections has been presented which captures3D geometry from layout design and process technology information.An automatic pl anning of computa-tional region is discussed in detail and program modules of t he extraction flow have been designed.更多还原

【关键词】 VLSI；互连线；电容提取；
【Key words】 VLSI； interconnections； capa citance extraction；

【基金】国家自然科学基金重大研究计划重点项目:互连线建模、仿真和综合(编号:90307017)

【文献出处】计算机工程与应用 ,Computer Engineering and Applications , 编辑部邮箱 ,2004年26期

【分类号】TP311.52
【被引频次】2
【下载频次】133

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