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可编程器件设计中跨时钟域的同步设计问题

The Timing Problem of Synchronous Design in FPGA/CPLD

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【Author】 LEI Jian-hong, JING Zhi-cheng, SHEN Jian-guo(Department of Electronic Science and Technology , East China Normal University , Shanghai 200062, China)

【机构】华东师范大学电子科学技术系；华东师范大学电子科学技术系上海 200062；上海 200062；上海 200062；

【摘要】介绍可编程器件异步设计中的亚稳态现象及其可能造成的危害,阐述同步设计的重要性.通过具体的设计实例论证了跨时钟域同步处理的必要性,并给出一种实现跨时钟域同步处理的方法和具体电路实例.更多还原

【Abstract】 This paper discusses the timing problem in FPGA/CPLD design. It digs out the reasons of this kind of problem and the influence of them on design. Finally, it concludes with some resolutions for the timing design.更多还原

【关键词】亚稳态；异步设计；同步设计； VerilogHDL语言；
【Key words】 metastablity； asynchronous design； synchronous design； verilog HDL；

【文献出处】华东师范大学学报(自然科学版) ,Journal of Eastchina Normal University(Natural Science) , 编辑部邮箱 ,2004年03期

【分类号】TN79
【被引频次】15
【下载频次】403

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